인쇄 회로 기판 레이아웃의 예. 인쇄회로기판 레이아웃 기술. 두 번째 예입니다. 간단한 연산 증폭기 회로 추적

가전제품 산업의 이익은 부족하며 제조업체는 경쟁력을 유지하기 위해 제품 비용을 낮게 유지하려고 노력하고 있습니다. 이러한 이유로 개발자는 장치의 원하는 기능을 유지하면서 저렴한 인쇄 회로 기판(PCB) 및 구성 요소를 사용해야 합니다. 제조업체는 PCB 설계에서 전자기 호환성(EMC)을 보장하고 높은 EMC 구성 요소를 사용하는 것이 감당할 수 없는 사치라고 믿습니다.

많은 사람들은 EMI 억제 구성 요소를 추가하면 개발 주기 후반에 EMC 문제를 해결할 수 있다고 믿습니다. 개발 최종 단계에서 이러한 수정 비용이 PCB 제작 시 설계 초기 단계에서 전자기 호환성을 보장하는 비용보다 몇 배 더 높을 것이라는 점은 항상 분명한 것은 아닙니다. 따라서 재료 및 부품 비용을 줄이려는 욕구는 실제로 제품 비용의 상당한 증가로 이어질 것입니다.

잡음 수준이 낮고 간섭에 대한 민감도가 최소화된 인쇄회로기판을 개발하려면 첫째, 접지 회로를 적절하게 구성하고, 둘째, 인쇄회로기판을 올바르게 배치해야 합니다. 모든 PCB의 경우 간섭이 발생할 때 전류의 효율적인 흐름을 보장하기 위해 최소 접지 임피던스를 갖는 것이 바람직합니다. 반면에, 적절한 레이아웃은 좋은 인쇄 회로 기판을 만들기 위한 전제 조건입니다. 적절한 라우팅은 도체의 임피던스를 줄일 뿐만 아니라 공통 임피던스 결합도 방지합니다.

고주파수 PCB: 디지털 회로 및 잡음

논리 게이트가 포함된 디지털 집적 회로(IC)는 트랜지스터가 꺼질 때 지연으로 인해 펄스 잡음의 원인이 됩니다. 논리 게이트의 상태가 바뀔 때마다 통과 전류의 짧은 펄스가 출력단의 상보형 트랜지스터를 통해 흐릅니다. 접지 경로의 인덕턴스는 전류가 갑자기 변하는 것을 허용하지 않으며 이로 인해 전압 서지가 발생합니다.

이러한 간섭의 영향을 줄이려면 모든 디지털 회로에 최소 접지 임피던스가 있어야 합니다. 또한 펄스 전류 루프가 Vcc 전원 공급 장치로 전파되지 않도록 각 논리 칩 근처에 디커플링 구성 요소를 설치해야 합니다.

접지 임피던스는 전도성 경로의 인덕턴스를 줄이고, 전류 루프의 면적을 줄이고, 전류가 흐르는 경로의 길이를 줄이는 등 여러 가지 방법으로 줄일 수 있습니다. 이는 각 로직 칩 근처에 위치한 구성 요소를 분리함으로써 부분적으로 달성될 수 있습니다.

접지 도체의 인덕턴스 감소

도체의 인덕턴스는 길이에 정비례합니다. 따라서 펄스전류가 흐르는 트랙의 길이를 줄이는 것이 필요하다. 전력 트레이스의 폭을 늘려 인덕턴스를 추가로 줄이는 것도 가능합니다. 불행하게도 인덕턴스는 트레이스 폭에 반비례하므로 이 접근 방식은 그리 효과적이지 않습니다. 결과적으로 최소 인덕턴스 확보 측면에서 가장 중요한 요소는 트랙 길이이다.

상호 인덕턴스를 무시하면 두 개의 동일한 병렬 트랙의 등가 인덕턴스는 절반이 됩니다. 4개의 병렬 트랙의 경우 등가 인덕턴스는 4배 더 적습니다. 그러나 이 방법을 사용하는 데에는 한계가 있습니다. 사실은 트랙이 서로 가까우면 상호 인덕턴스가 자체 인덕턴스에 접근하고 등가 인덕턴스가 감소하지 않는다는 것입니다. 그러나 트레이스가 너비의 두 배만큼 떨어져 있으면 인덕턴스가 25% 감소할 수 있습니다.

따라서 고주파 회로에서는 접지 전류 흐름을 위한 대체 병렬 경로를 가능한 한 많이 제공해야 합니다. 도체의 수를 무한히 늘리면 결국 연속적인 접지층에 도달하게 됩니다. 다층 기판에서 별도의 그라운드 레이어를 사용하면 수많은 문제를 한 번에 해결할 수 있습니다.

2층 보드에 대해 이야기하는 경우 그리드 형태로 접지를 구현하면 허용 가능한 결과를 얻을 수 있습니다(그림 1). 이 경우 가장 좋은 방법은 접지 경로가 전체 길이를 따라 각 미세 회로 아래로 이어지는 경우입니다. IC 길이와 동일한 수직 그리드 피치를 사용할 수 있습니다. 수직 및 수평 트레이스는 보드의 반대쪽에 있을 수 있지만 비아를 사용하여 그리드 노드에 연결해야 합니다.

쌀. 1. 땅이 격자형태로 되어있다.

15개의 마이크로 회로가 있는 기존 양면 인쇄 회로 기판에서 접지가 그리드 형태로 만들어지면 접지 노이즈가 10배 감소하는 것으로 나타났습니다. 따라서 디지털 칩이 포함된 모든 이중층 PCB는 이 솔루션을 사용해야 합니다.

전류 루프 영역 줄이기

인덕턴스를 줄이는 또 다른 방법은 전류 흐름 경로의 면적을 줄이는 것입니다. 큰 개방 ​​루프가 있는 인쇄 회로 기판(그림 2a)은 효과적인 잡음 발생기입니다. 또한 회로 자체도 외부 자기장에 민감합니다.

전류가 반대 방향으로 흐르는 두 개의 동일한 병렬 트레이스(전력 트레이스 Vcc 및 접지 트레이스 GND)로 구성된 전력 루프를 생각해 보십시오. 총 인덕턴스(Lt)는 공식 1을 사용하여 계산됩니다.

Lt = 2 (L - M) (1)

여기서 L은 각 트랙의 인덕턴스이고, M은 상호 인덕턴스이다.

Vcc와 접지 트레이스가 서로 가깝게 배치되면 상호 인덕턴스는 최대화되고 유효 인덕턴스는 거의 절반으로 감소합니다. 이상적으로는 PCB에서 Vcc 트레이스가 접지 트레이스와 평행하게 실행되어야 합니다. 이는 전류 루프의 면적을 줄이고 잡음 발생 및 간섭 민감도와 관련된 문제를 해결하는 데 도움이 됩니다.

그림에서. 그림 2a는 실패한 인쇄 회로 기판 레이아웃을 보여줍니다. 도 2b는 개선된 버전을 보여준다. 루프 면적을 줄임으로써 트랙 길이를 줄이고 상호 인덕턴스를 높일 수 있어 방출을 줄이고 간섭에 대한 민감성을 높일 수 있었습니다.

디커플링 커패시터

그림에서. 3 및 Vcc와 접지 트레이스는 서로 가까이 위치합니다. 그러나 전원 공급 장치에서 시작하고 끝나는 펄스 전류 경로는 전자기 간섭을 일으킬 수 있는 큰 루프(그림의 녹색 영역)를 형성합니다. 세라믹 디커플링 커패시터(Cc)를 각 IC 근처에 배치하고 Vcc와 접지 사이에 연결하면 스위칭 시간 동안 IC에 전력을 제공하는 완충 요소 역할을 하여 전류 흐름 경로를 줄입니다.

쌀. 3. 디커플링 커패시터

이상적으로 디커플링 커패시터는 약 1nF여야 합니다. 세라믹 커패시터는 매우 빠른 속도로 전하를 전달할 수 있으므로 사용해야 합니다. 높은 방전 전류와 낮은 자체 인덕턴스를 통해 전원 공급 장치 절연에 이상적인 선택이 됩니다.

인쇄 회로 기판의 임피던스 결합

그림에서. 그림 4는 공통 전원 및 접지 레일을 사용한 임피던스 커플링의 예를 보여줍니다. 이 회로에서 아날로그 증폭기는 논리 게이트와 전원 및 접지 레일을 공유합니다. 트랙 임피던스는 집중 요소(Zg 및 Zs)로 표시됩니다. 더 높은 주파수에서는 트랙의 임피던스가 여러 번 증가합니다. 이는 유도 성분의 증가뿐만 아니라 표피 효과로 인한 저항의 증가로 인해 발생합니다.

쌀. 4. 공통 임피던스 커플링

앞서 살펴본 것처럼 논리 게이트가 전환될 때마다 전압 서지가 발생합니다. 접지 임피던스(Zg3)의 일부는 증폭기와 논리 게이트 모두에 공통이므로 증폭기는 이 전압 펄스를 전원 공급 장치의 노이즈로 간주합니다. 이 잡음은 전원 입력을 통해 직접적으로 또는 공통 임피던스 Zg3을 통해 증폭기 회로로 전달될 수 있습니다. 결과적으로 잡음이 증폭기 입력에 직접 나타납니다. 총 임피던스 커플링을 줄이려면 총 임피던스 값을 줄이거나 완전히 제거해야 합니다.

총 임피던스 제거

그림 5와 같이 서로 다른 회로의 전원 공급 장치 회로를 동일한 지점("별")에 연결하면 공통 임피던스를 제거할 수 있습니다. 이렇게 하려면 잡음 수준과 간섭에 대한 민감성에 따라 회로를 그룹화해야 합니다. . 각 그룹 내에서는 공통 버스를 사용할 수 있지만 개별 그룹의 전력선은 한 지점에 연결됩니다. 이러한 연결을 하이브리드라고 합니다. 두 번째 접근 방식은 각 회로 그룹에 별도의 전원 공급 장치를 사용하여 회로 간 절연을 더욱 향상시키는 것입니다.

쌀. 5. 한 지점에서 연결

1. 일반 조항

정전기 및 소음 문제를 방지하려면 인쇄 회로 기판을 배치할 때 특정 규칙을 따라야 합니다. 가장 중요한 점은 핀 C입니다. MK 코어에 내장된 3.3V 전원 공급 장치에 연결됩니다. 따라서 필터 커패시터는 가능한 한 단자에 가깝게 위치해야 합니다.

또한 전원 및 접지 회로의 배선에도 세심한 주의를 기울여야 합니다. 음식은 "별"에 의해 공급됩니다. MK 본체 바로 아래 설치면에 접지층을 배치하는 것이 좋습니다. Vcc 및 Vss 라인에는 MK 및 MK의 간섭을 피하기 위해 회로의 나머지 부분에 대한 연결 지점이 하나만 있어야 합니다. 필터 커패시터(DeCaps)는 해당 단자에 최대한 가깝게 배치해야 합니다. 너무 멀리 제거하면 기능 수행이 중단됩니다.

석영 공진기를 사용하는 경우 Xn(A) 단자에서 최소 거리에 위치해야 합니다.

가능하다면 MK 장착면에 필터 커패시터를 배치하는 것이 좋습니다.

2 전원 배선

Vcc 및 Vss 버스는 직렬 체인이 아닌 "스타"로 라우팅되어야 합니다. Vss의 경우 MK 본체 아래의 흙 다각형을 권장하며 한 지점에서 회로의 나머지 부분에 연결됩니다.

다음은 불량한 전원 공급 장치 배선과 양호한 전원 공급 장치 배선의 두 가지 예입니다.

3 필터링 출력 C

4 필터링 전원 회로

전원 회로용 필터 커패시터(DeCaps)는 전원 전류 경로에 위치해야 하며 그렇지 않으면 사용이 의미가 없습니다. 다음 그림에서는 이 문을 설명합니다.

5 석영 공진기의 위치와 신호 회로의 배선

석영은 가능한 한 MK에 가깝게 위치해야 합니다. 따라서 발전기 커패시터는 석영 "뒤"에 위치하게 됩니다.

6 추가 문서

자세한 내용은 애플리케이션 노트 16bit-EMC-Guideline을 참조하세요.

7 MK 결론 목록

표에는 전자기 상호 작용에 중요한 MK 핀과 해당 연결에 대한 간략한 정보가 나와 있습니다.

* - 특정 MK에는 없을 수도 있습니다.

비용 최적화를 위해 PCB를 설계할 때 여러 가지 주요 문제가 발생합니다. 초기 목표는 PCB를 가능한 한 작게 설계하는 것일 수 있지만 이는 전체 시스템에 대해 가장 저렴한 솔루션이 아닐 수도 있습니다. PCB 레이어 수를 늘려 PCB 크기를 줄이는 것이 가능하며, 이로 인해 프로젝트가 진행됨에 따라 막대한 비용이 발생할 수 있는 EMC 문제가 발생합니다.

전자기 간섭, EMI 또는 전자기 호환성, EMC는 PCB 설계의 핵심 요소입니다. 설계자가 인쇄 회로 기판의 설계 및 제조에서 불필요한 부분을 삭감할 경우 전체 장치의 전자기 호환성을 보장하는 것은 매우 비용이 많이 들 수 있으므로 처음부터 일부 비용 절감 접근 방식을 제거해야 합니다. 구성 요소가 EMI와 상호 작용하거나 EMI를 방출하는 경우 테스트 단계에서 EMC 요구 사항을 충족하려면 높은 비용이 필요합니다.

4층 기판은 EMI 보호와 기판 추적의 최적 균형으로 간주되지만 다음과 같은 무료 PCB 추적 도구를 사용하여 동일한 특성을 가진 2층 기판을 설계하는 것도 가능한 경우가 많습니다. 디자인스파크 PCB. 이를 통해 향후 테스트에 영향을 주지 않고 인쇄 회로 기판 제조 비용을 크게 줄일 수 있습니다.

신호 반환 경로는 PCB 라우팅에서 가장 어려운 문제입니다. 마이크로컨트롤러의 신호 핀에 연결된 모든 트레이스 아래에서 반환 접지를 추적하는 것은 상당히 어려울 수 있지만, 이것이 바로 접지면이 있는 4층 보드가 제공하는 기능입니다. 흔적이 어디에 있는지는 중요하지 않습니다. 흔적 아래에는 항상 접지로 돌아가는 경로가 있습니다.

2층 보드의 특성 측면에서 접지면에 가장 가까운 것은 신호 트레이스에서 전자기 간섭 방출을 줄이는 접지 그리드입니다. 신호 트레이스 아래의 리턴 경로를 라우팅하여 루프 영역을 줄이는 것이 이 문제를 해결하는 가장 효과적인 방법이며 접지 그리드를 생성하는 것은 PCB 라우팅에서 가장 중요한 단계(레이아웃 계획 후)입니다.

격자를 생성하면 표면이 생성됩니다.

격자 생성은 듀얼 레이어 보드에서 EMC를 달성하기 위한 핵심 기술입니다. 전력 네트워크와 매우 유사하며 접지된 도체 사이의 직사각형 연결 네트워크입니다. 실제로 이는 4레이어 보드와 동일한 EMI 감소를 제공하는 접지면을 생성하고 실제로 4레이어 보드에 사용되는 접지면을 방출하여 각 신호 트레이스 아래 접지로의 복귀 경로를 생성하고 감소시켜 EMC 개선을 제공합니다. 마이크로 컨트롤러와 전압 조정기 사이의 임피던스.

격자 생성은 PCB의 전체 표면에 걸쳐 접지 연결 네트워크를 생성하기 위해 접지 경로를 확장하고 접지된 전도성 평면 형상을 생성하여 수행됩니다. 예를 들어 PCB에 주로 수직으로 실행되는 최상위 레이어 트레이스와 주로 수평으로 실행되는 하단 레이어 트레이스가 있는 경우 이는 일반적으로 두 단계로 수행되는 신호 와이어 아래 접지로 반환 경로를 라우팅하는 조건을 이미 저하시킵니다.

• 첫째, 모든 접지 도체는 인쇄 회로 기판에서 가장 큰 공간을 차지하도록 확장됩니다.
• 그런 다음 남은 여유 공간은 접지된 표면으로 채워집니다.

이 접근 방식의 목표는 2층 PCB에서 가능한 한 많은 격자를 생성하는 것입니다. PCB 레이아웃을 조금만 변경하면 추가 연결을 통해 접지 그리드 영역을 늘릴 수 있습니다.

PCB 구역화

PCB 구역화는 PCB의 잡음과 EMI를 줄여 추가 PCB 레이어의 필요성을 줄이는 데 사용할 수 있는 또 다른 기술입니다. 이 기술은 배선을 라우팅하기 전에 블랭크 보드에서 부품의 위치를 ​​결정하는 프로세스인 부품 배치 계획과 기본적으로 동일한 의미를 갖습니다. PCB 구역화는 기능적으로 다른 구성 요소를 함께 혼합하는 대신 유사한 기능을 PCB의 한 영역에 배치하는 약간 더 복잡한 프로세스입니다. 마이크로 컨트롤러를 포함한 고속 로직은 전원 회로에 최대한 가깝게 배치되고 느린 구성 요소는 더 멀리 배치되며 아날로그 구성 요소는 더 멀리 배치됩니다. 이 접근 방식은 PCB의 EMC에 상당한 영향을 미칩니다.

이러한 배열을 사용하면 고속 로직이 다른 신호 경로에 미치는 영향이 줄어듭니다. 크리스탈 루프가 아날로그 회로, 저속 신호 및 커넥터에서 멀리 위치하는 것이 특히 중요합니다. 이 규칙은 인쇄 회로 기판과 장치 내부 구성 요소 배치 모두에 적용됩니다. 공진기나 마이크로컨트롤러 주위에 케이블 묶음을 배치하는 레이아웃은 피해야 합니다. 이러한 케이블은 소음을 수집하고 운반할 수 있기 때문입니다. 따라서 구역화는 인쇄 회로 기판의 커넥터 배치도 결정합니다.

PCB 설계 도구

EMC 최적화를 염두에 두고 설계를 지원하는 데 사용할 수 있는 다양한 설계 도구가 있습니다. 이 방법 중 하나는 라우팅 완료 후 확인이 아닌 라우팅 도중에 디자인 룰 확인(DRC, Design Rule Checking)을 지원하는 DesignSpark PCB 최신 버전입니다. 이는 충돌이나 오류가 즉시 표시되고 해결될 수 있으므로 비용에 맞게 PCB를 최적화할 때 특히 유용합니다. 물론 이러한 검사는 설계자가 지정한 정보의 완전성에 따라 달라지지만 이 접근 방식을 사용하면 라우팅 프로세스 속도를 높이고 다른 중요한 문제에 사용할 시간을 확보할 수 있습니다.

버전 5에서는 DesignSpark PCB 온라인 설계 규칙 검사는 대화형 편집 작업의 결과로 추가 및 이동된 모든 구성 요소를 검사합니다. 예를 들어, 이동된 구성요소에 부착된 모든 와이어와 수동 경로설정으로 추가된 모든 와이어가 검사됩니다.

버전 5에는 버스에 대한 지원도 추가되어 도체를 쉽게 그룹화하고 함께 라우팅할 수 있습니다. 설계자는 모든 연결을 그려서 각 핀에 연결하는 대신 신호가 전달되는 버스에 구성 요소의 핀 연결을 추가하여 버스를 사용하여 덜 복잡한 설계를 만들 수 있습니다.

그림 1: DesignSpark PCB 버전 5에 버스바 추가

타이어는 열리거나 닫힐 수 있습니다. 폐쇄형 버스는 특정 버스에 대해 미리 정의된 도체 이름의 모음이며 해당 도체만 지정된 버스에 연결할 수 있는 반면 개방형 버스는 모든 도체를 포함할 수 있습니다.

이러한 기능은 버스를 라우팅할 때 유용하지만 인쇄 회로 기판의 다른 컨덕터를 라우팅하는 데에도 사용할 수 있습니다. 회로에서 버스바를 사용하는 기능은 EMI가 발생하기 쉬운 여러 도체를 주변 접지 복귀 도체와 함께 그룹화하여 설계 중인 보드의 EMI를 줄여 설계를 더욱 간단하고 명확하게 만드는 데 도움이 됩니다. 경험에 따르면 EMI 방출 도체를 보드 외부에 배치하지 않는 것이 좋습니다. 이는 소형 ​​이중 레이어 보드의 경우 어려울 수 있습니다. EMI를 방출하지 않는 회로를 커넥터, 공진기 회로, 계전기, 계전기 구동기 등 회로에서 EMI가 유도될 수 있는 위치에서 멀리 옮기는 것도 EMC 개선에 도움이 됩니다.

결론

비용 절감에 필요한 단순성을 갖춘 PCB를 설계하는 것은 틀림없이 다층 기판의 풍부함을 활용하는 것보다 더 어려운 작업입니다.

일부 EMC 문제는 커플링 커패시터와 페라이트 비드를 사용하여 방출될 수 있는 신호를 억제함으로써 해결할 수 있지만, 이로 인해 설계가 복잡해지고 제조 비용이 증가합니다. 구역화 및 간섭 고려 사항을 사용하는 적절한 설계 규칙을 통해 EMI 및 EMC 문제를 최소화할 수 있는 경우 발전 전력 및 접지 그리드는 4층 또는 6층 설계에서 가능한 것과 동일한 수준의 차폐를 2층 보드에서도 제공할 수 있습니다. 이는 보드 제조 비용을 절감할 뿐만 아니라 전자기 호환성을 포함한 신뢰성과 성능을 향상시켜 하드웨어 수명주기 비용을 절감합니다.

정의:

전자기 호환성(EMC): 작동 중 전자기 복사를 통해 환경에 과도한 기여를 하지 않는 능력. 이 조건이 충족되면 모든 전자 부품이 함께 올바르게 작동합니다.

전자기 간섭(EMI): 한 장치에서 방출되는 전자기 에너지로 인해 다른 장치의 성능을 방해할 수 있습니다.

전자기 내성, EMPU(전자기 내성,또는 감수성, EMS): 전자기 에너지의 영향에 대한 내성(저항)입니다.

EMC를 위한 설계: 4가지 주요 규칙

규칙의 문제점: 규칙이 많을수록 모든 규칙을 따르는 것이 더 어려워집니다. 구현의 우선 순위가 다릅니다.

다층 인쇄 회로 기판을 만들 때 아날로그 구성 요소에서 디지털 구성 요소로 고주파 신호를 라우팅해야 한다고 가정해 보겠습니다. 당연히 전자기 호환성(EMC) 문제의 가능성을 최소화하고 싶을 것입니다. 인터넷을 검색한 후 귀하의 상황과 관련이 있는 것으로 보이는 세 가지 권장 사항을 찾았습니다.

1. RF 버스 길이 최소화
2. 회로의 아날로그 부분과 디지털 부분 사이에 전원 및 접지 버스를 분리합니다.
3. 고주파 도체로 접지 다각형을 파손하지 마십시오.

세 가지 가능한 배선 옵션에 대한 비전이 그림 1에 나와 있습니다.

첫 번째 경우 경로는 두 구성요소 사이에서 직접 라우팅되며 지면 다각형은 계속 솔리드로 유지됩니다. 두 번째 경우에는 다각형에 틈이 생기고 트랙은 이 틈을 통과합니다. 세 번째 경우에는 경로가 다각형의 간격을 따라 배치됩니다.

이 세 가지 경우 모두 위의 규칙 중 하나를 위반했습니다. 이러한 대체 사례는 세 가지 규칙 중 두 가지를 만족하므로 똑같이 좋은가요? 그것들은 각각 적어도 하나의 규칙을 어겼기 때문에 모두 나쁜 것입니까?

PCB 설계자가 매일 직면하는 질문은 다음과 같습니다. 라우팅 전략의 올바른 선택과 잘못된 선택으로 인해 보드가 모든 EMC 요구 사항을 충족하거나 외부 신호에 대한 민감성 문제가 발생할 수 있습니다. 이 경우 선택은 명확해야 하지만 이에 대해서는 나중에 다시 설명하겠습니다.

권장 사항의 우선 순위가 지정되면 문제가 줄어듭니다. 디자인 지침은 잘 이해되고 완전한 전략의 일부를 구성하는 경우에만 유용합니다. 설계자가 지침의 우선순위를 지정하고 해당 지침을 어떻게 사용해야 하는지 이해하면 좋은 PCB를 능숙하게 설계할 수 있습니다.

다음은 전자제품의 일반적인 특성을 바탕으로 한 4가지 일반적인 EMC 규칙입니다. 많은 경우 PCB 설계자는 더 중요한 규칙을 충족하기 위해 의도적으로 이러한 규칙 중 하나를 위반합니다.

규칙 1: 신호 전류 경로 최소화

이 간단한 규칙은 거의 모든 EMC 권장 사항 목록에 포함되어 있지만 다른 권장 사항 때문에 무시되거나 경시되는 경우가 많습니다.

종종 PCB 설계자는 신호 전류가 흐르는 곳을 생각하지 않고 전압 측면에서 신호를 생각하는 것을 선호하지만 전류 측면에서 생각해야 합니다.

모든 PCB 설계자가 알아야 할 두 가지 원칙이 있습니다.

- 신호 전류는 항상 소스로 돌아갑니다. 현재 경로는 루프입니다
- 신호 전류는 항상 최소 임피던스의 경로를 사용합니다.

수 메가헤르츠 이상의 주파수에서는 일반적으로 임피던스가 최소인 경로가 인덕턴스가 최소인 경로이기 때문에 신호 전류 경로를 결정하기가 상대적으로 쉽습니다. 그림에서. 그림 2는 인쇄 회로 기판의 두 구성 요소를 보여줍니다. 50MHz 신호는 테스트 사이트의 도체를 따라 구성요소 A에서 구성요소 B로 이동합니다.



우리는 동일한 크기의 신호가 구성 요소 B에서 구성 요소 A로 다시 전파되어야 한다는 것을 알고 있습니다. 이 전류(반환이라고 부르자)가 GND로 지정된 구성 요소 B의 터미널에서 GND로 지정된 구성 요소 A의 터미널로 흐른다고 가정해 보겠습니다. .

다각형의 무결성이 보장되고 두 구성 요소의 GND로 지정된 단자가 서로 가까이 위치하므로 전류가 두 구성 요소 사이에서 가장 짧은 경로(경로 1)를 취한다는 결론에 도달합니다. 그러나 이것은 올바르지 않습니다. 고주파 전류는 인덕턴스가 가장 적은 경로(또는 루프 면적이 최소인 경로, 가장 작은 회전 경로)를 선택합니다. 대부분의 신호 반환 전류는 신호 트레이스(경로 2) 바로 아래의 좁은 경로에 있는 다각형을 통해 흐릅니다.

어떤 이유로 그림 3과 같이 컷아웃을 사용하여 다각형을 만든 경우 컷아웃 1은 신호 무결성 및 방출에 거의 영향을 미치지 않습니다. 또 다른 컷아웃 2는 심각한 문제를 일으킬 수 있습니다. 이는 권장 사항 2와 충돌합니다. 루프 영역이 크게 증가합니다. 역전류가 너무 강해서 불연속 경계를 따라 흐릅니다.



낮은 주파수(일반적으로 kHz 이하)에서는 임피던스가 가장 낮은 경로가 신호 주파수가 가장 낮은 경로가 되는 경향이 있습니다. 고체 복귀 전류 다각형이 있는 PCB의 경우 다각형 저항은 전류를 소산시키는 경향이 있으므로 그림 4와 같이 멀리 떨어져 있는 두 지점 사이에 흐르는 전류가 보드의 더 넓은 영역에 분산될 수 있습니다.



저주파 아날로그 및 디지털 구성 요소가 포함된 혼합 신호 보드에서는 이것이 문제가 될 수 있습니다. 그림 5는 흙 매립지에 잘 위치한 파열이 지정된 지역의 매립지를 통해 흐르는 저주파 복귀 전류를 포착하여 어떻게 상황을 수정할 수 있는지 보여줍니다.



규칙 2. 복귀 신호 다각형을 세분화하지 마십시오

이것이 맞습니다. 우리는 반환 신호 현재 다각형에 중단을 만드는 것이 올바른 결정인 상황에서 훌륭한 예를 보여주었습니다. 그러나 일반적인 EMC 엔지니어로서 절대 이렇게 하지 말 것을 권고합니다. 왜? 우리가 잘 이해하고 있는 사람들이 접한 많은 개발은 의도치 않게 규칙 1을 위반하고 반환 다각형에 간격을 만든 결과였기 때문입니다. 더욱이, 휴식은 종종 효과가 없고 불필요했습니다.

한 가지 견해는 아날로그 반환 신호 전류가 항상 디지털 반환 신호 전류로부터 격리되어야 한다는 것입니다. 이 아이디어는 아날로그 및 디지털 회로가 킬로헤르츠 주파수에서 작동할 때 시작되었습니다. 예를 들어, 디지털 오디오에 사용된 보드는 민감한 아날로그 앰프가 위치한 보드 영역 아래로 이동하는 저주파 디지털 신호 전류의 영향으로 인해 노이즈 문제가 자주 발생했습니다. 얼마 전, 오디오 설계자들은 복귀 경로를 제어하기 위해 복귀 전류 다각형을 분리하고 디지털 회로에서 아날로그 전류 회로를 제거함으로써 이 문제를 피하려고 노력했습니다.

우리 학생들은 LF 전류가 분리되고 HF 전류는 간섭이 발생하지 않습니다. 일반적으로 이것이 어떻게 달성될 수 있는지는 명확하지 않으며, 폴리곤이 깨지면 해결되는 것보다 더 많은 문제가 발생하는 경우가 많습니다.

자동차나 항공 전자 장비의 타이어를 배선할 때도 비슷한 상황이 발생합니다. 이러한 장비에서는 차량의 금속 구조를 통해 흐를 수 있는 큰 LF 전류로 인해 디지털 회로가 손상되는 것을 방지하기 위해 디지털 회로 복귀 전류가 일반 인클로저로부터 분리되는 경우가 많습니다. EMI 필터링 및 과도 보호에는 일반적으로 섀시에 대한 연결이 필요하며 신호는 디지털 리턴 버스를 기준으로 전송되어야 합니다.

섀시 회로와 디지털 복귀 전류 다각형이 동일한 버스를 공유하는 경우 불연속성이 있는 단일 다각형으로 나타납니다. 이로 인해 개별 구성 요소를 어느 접지에 연결해야 하는지에 대한 혼란이 발생하는 경우가 있습니다. 이러한 상황에서는 일반적으로 섀시 버스와 디지털 리턴을 별도의 버스에서 실행하는 것이 좋습니다. 디지털 반환 신호 다각형은 단단해야 하며 모든 디지털 구성 요소, 트레이스 및 커넥터 아래 영역을 차지해야 합니다. 섀시에 대한 연결은 커넥터 근처의 보드 영역으로 제한되어야 합니다.

의심할 바 없이 반환 현재 다각형에 적절한 위치의 중단이 필요한 상황이 있습니다. 그러나 가장 신뢰할 수 있는 방법은 모든 반환 신호 전류에 대해 하나의 연속 다각형을 사용하는 것입니다. 단일 저주파 신호가 간섭을 받기 쉬운 경우(보드의 다른 신호와 혼합될 수 있음) 라우팅은 별도의 레이어에서 사용되어 이 전류를 소스로 반환합니다. 일반적으로 반환 신호 현재 다각형에서는 분할이나 절단을 사용하지 마십시오. 저주파 분리 문제를 해결하기 위해 다각형의 컷아웃이 필요하다고 여전히 확신하는 경우 전문가에게 문의하십시오. 디자인 권장 사항이나 응용 프로그램에 의존하지 말고 비슷한 디자인으로 다른 사람에게 효과적이었던 디자인을 구현하려고 시도하지 마십시오.

이제 우리는 EMC의 두 가지 주요 규칙에 익숙해졌으므로 그림 1의 문제를 다시 살펴볼 준비가 되었습니다. 1. 어떤 대안이 가장 좋은가요? 첫 번째는 규칙에 위배되지 않는 유일한 것입니다. 어떤 이유로(설계 요구 사항을 넘어서) 흙 다각형에 간격이 필요한 경우 세 번째 배선 옵션이 더 적합합니다. 불연속성을 따라 추적하면 신호 전류 루프 영역이 최소화됩니다.

규칙 3: 커넥터 사이에 고속 회로를 배치하지 마십시오

이는 우리 연구실에서 검토하고 평가한 보드 설계 중 가장 일반적인 문제 중 하나입니다. 추가 비용이나 노력 없이 모든 EMC 요구 사항에 따라 오류가 없어야 하는 간단한 보드에서는 이 간단한 규칙이 깨졌기 때문에 우수한 차폐 및 필터링이 무효화되었습니다.

커넥터 배치가 왜 그렇게 중요한가요? 수백 메가헤르츠 미만의 주파수에서는 파장이 1미터 이상입니다. 보드의 도체(안테나로 사용 가능)는 상대적으로 전기 길이가 짧기 때문에 비효율적으로 작동합니다. 그러나 보드에 연결된 케이블이나 기타 장치는 매우 효과적인 안테나가 될 수 있습니다.

도체를 통해 흐르고 솔리드 다각형을 통해 돌아오는 신호 전류는 다각형의 두 지점 사이에 작은 전압 강하를 생성합니다. 이 전압은 다각형을 통해 흐르는 전류에 비례합니다. 모든 커넥터가 보드의 한쪽 가장자리에 배치되면 전압 강하는 무시할 수 있습니다.

그러나 커넥터 사이에 고속 회로 요소를 배치하면 커넥터 간에 수 밀리볼트 이상의 전위차가 쉽게 발생할 수 있습니다. 이러한 전압은 연결된 케이블에 여기 전류를 유도하여 방출을 증가시킬 수 있습니다.

커넥터가 한쪽 가장자리에 있을 때 모든 사양을 충족하는 보드는 케이블이 연결된 커넥터 하나라도 보드 반대쪽에 위치하면 EMC 엔지니어에게는 악몽이 될 수 있습니다. 이러한 유형의 문제를 나타내는 제품(전체 다각형을 통해 유도된 전압을 전달하는 케이블)은 특히 정상으로 복원하기가 어렵습니다. 종종 이를 위해서는 상당히 좋은 차폐가 필요합니다. 대부분의 경우 커넥터가 보드의 한쪽 면이나 모서리에 있는 경우 이러한 차폐는 전혀 필요하지 않습니다.

규칙 4. 제어 신호의 전환 시간

100MHz에서 실행되는 보드는 2GHz에서 실행될 때 요구 사항을 충족해서는 안 됩니다. 모양이 좋은 디지털 신호는 낮은 고조파에서 많은 전력을 가지며 높은 고조파에서는 그다지 많은 전력을 갖지 않습니다. 신호 전환 시간을 제어함으로써 더 높은 고조파에서 신호 전력을 제어할 수 있으며 이는 EMC에 바람직합니다. 과도 시간이 지나치게 길면 신호 무결성 문제와 열 문제가 발생할 수 있습니다. 개발 및 설계 과정에서 이러한 경쟁적인 필수 조건 간에 절충안이 이루어져야 합니다. 신호 주기의 약 20%에 해당하는 과도 시간은 허용 가능한 파형을 생성하여 누화 및 방사로 인한 문제를 줄입니다. 애플리케이션에 따라 전환 시간은 신호 주기의 20%보다 많거나 적을 수 있습니다. 그러나 이번에는 통제할 수 없는 시간이 되어서는 안 됩니다.

디지털 신호의 가장자리를 변경하는 세 가지 주요 방법이 있습니다.
- 성능이 요구되는 성능과 일치하는 시리즈의 디지털 초소형 회로 사용,
- 출력 신호와 직렬로 페라이트에 저항기나 인덕터를 배치하고,
- 출력 신호와 병렬로 커패시터 배치

첫 번째 방법이 가장 간단하고 효과적인 경우가 많습니다. 저항기 또는 페라이트를 사용하면 설계자는 과도 제어를 강화하고 시간이 지남에 따라 로직 제품군에서 발생하는 변경에 대한 영향을 줄일 수 있습니다. 제어 커패시터를 사용하면 필요하지 않을 때 쉽게 제거할 수 있다는 장점이 있습니다. 그러나 커패시터는 RF 신호 소스의 전류를 증가시킨다는 점을 기억해야 합니다.

반환 전류 경로에서 단선 신호를 필터링하는 것은 항상 나쁜 생각입니다. 예를 들어, 고주파 노이즈를 필터링하기 위해 반환 다각형의 간격을 가로질러 저주파 트레이스를 라우팅하지 마십시오. 처음 두 규칙을 살펴보면 이것이 분명해집니다. 그러나 이 잘못된 전략을 사용하는 보드가 때때로 우리 연구실에서 식별됩니다.

일반적으로 보드 설계 및 레이아웃 프로세스에서는 EMC 규정을 준수하도록 우선순위를 설정해야 합니다. 다른 EMC 권장 사항을 따르려고 할 때 이러한 규칙을 타협해서는 안 됩니다. 그러나 고려해 볼 만한 몇 가지 추가 권장 사항이 있습니다. 예를 들어, 적절한 전원 버스 분리를 ​​제공하고, I/O 트레이스를 짧게 유지하고, 출력 신호에 대한 필터링을 제공하는 것이 중요합니다.

활성 장치를 신중하게 선택하는 것도 좋습니다. 모든 핀 호환 반도체 구성 요소가 노이즈 측면에서 동일한 것은 아닙니다. 기술 매개변수가 동일하지만 제조업체가 다른 두 장치는 입력 및 출력 핀은 물론 전원 핀에서 생성되는 노이즈가 크게 다를 수 있습니다. 이는 특히 마이크로프로세서 및 대형 ASIC(주문형 집적 회로)과 같은 고집적 칩의 경우에 해당됩니다. 가능할 때마다 다른 공급업체의 구성 요소를 평가하는 것이 좋습니다.

마지막으로 디자인을 다시 살펴보세요. 경험이 풍부한 PCB 설계자이자 EMC 전문가이더라도 EMC 분석에 대한 지식이 있고 PCB 설계에 익숙한 사람이 있는 것이 좋습니다. 그에게 당신의 디자인을 비판적으로 검토하게 하세요.

누구의 조언을 믿을 수 있습니까? 네 가지 주요 규칙을 이행하는 데 분명히 도움이 되는 권장 사항을 제공하는 사람을 신뢰하십시오. 디자인하는 동안 약간의 주의를 기울이면 다루기 힘든 제품이 제대로 작동하도록 하기 위해 낭비되는 많은 시간, 돈, 노력을 절약할 수 있습니다.

기사 번역:
박사. 토드 허빙 박사 톰 반 도렌
EMC를 위한 설계: 상위 4가지 지침
인쇄 회로 설계 및 제조, 2003년 6월

박사. 토드 허빙, 전기 및 컴퓨터 공학부 석좌 교수, 전기 전자 공학 협회 국제 심포지엄에서 "최고의 심포지엄 출판물"상을 두 번 수상했습니다.

박사. 톰 반 도렌, University of Missouri-Rolla 전자파 적합성 연구소 전기 및 컴퓨터 공학 교수.

이 섹션에서는 인쇄 회로 기판의 도체를 따라 전송되는 디지털 신호 왜곡을 방지하는 방법을 살펴봅니다. 이는 주로 회로 엔지니어의 작업이지만 PCB 설계자는 보드에서 발생하는 누화 및 누화뿐만 아니라 보드의 신호 전송 문제로 인해 비난을 받는 경우도 많습니다.

전송 중에 신호가 왜곡되는 이유는 무엇입니까?
우선, 왜곡은 1GHz 이상의 주파수를 갖는 고주파 신호의 특징입니다. 이는 개별 와이어 세그먼트, 비아, 보드의 팬아웃 및 수신기 입력에 대한 공진 및 반사 효과 때문입니다. 그러나 문제는 나중에 살펴보겠지만 표준 디지털 회로에 일반적으로 사용되는 최대 500MHz의 주파수를 갖는 신호가 종종 크게 왜곡될 수 있다는 것입니다. 이는 신호가 고주파수로 분류될 수도 있음을 의미합니다.

왜곡 없이 전송한다는 개념은 무엇입니까?
왜곡 없는 신호 전송의 원리는 도체가 주어진 특성(파동) 임피던스를 갖는 전송선(또는 "긴 선")으로 만들어지는 것입니다. 임피던스 Z 0 , 소스에서 신호 수신기까지 전체 길이에 걸쳐 동일하며 이는 라인의 균질성을 보장합니다. 두 번째 요구 사항은 신호 소스 및 수신기와 라인의 일관성입니다. 기존 도체와 달리 이러한 전송선은 길이에 관계없이 신호 전송 중에 공진, 왜곡 및 반사를 일으키지 않습니다. 매개변수가 알려진 재료를 사용하고 인쇄 패턴 요소의 필수 치수를 보장함으로써 전송 라인을 인쇄 회로 기판에 쉽게 구현할 수 있습니다. 직렬 및 병렬 라인 매칭이 있으며 소스 출력 및/또는 신호 수신기 입력에서 특정 매칭 저항을 사용해야 합니다. 물론 보드에 형성된 전송선은 제어된 특성 임피던스 Z 0 를 갖는 커넥터와 케이블을 사용하여 보드 외부로 확장될 수 있습니다.

어떤 신호에 왜곡이 중요해 집니까?
보드의 도체 길이를 전송된 신호의 가장 높은 주파수 성분의 파장과 비교함으로써(예를 들어 FR4 재료로 전파할 때) 소위 도체의 전기적 길이를 결정할 수 있습니다. 전기 길이는 최소 파장의 분수 또는 역수 값(전면 지속 시간)의 분수로 표현될 수 있습니다. 도체의 전기 길이가 너무 긴 경우 과도한 신호 왜곡을 방지하려면 이 도체를 전송선으로 구성해야 합니다. 고주파 신호를 전송할 때 왜곡을 줄이는 것뿐만 아니라 전자기 방사(EMR) 수준을 줄이기 위해 전송 라인을 사용해야 합니다.

"전면 지속 시간의 절반"의 규칙
대략적인 규칙은 도체가 "전기적으로 길다"는 것입니다. "긴 선"), 신호 전면이 소스에서 가장 먼 수신기까지 전달되는 데 걸리는 시간이 신호 전면 시간의 절반을 초과하는 경우입니다. 이 경우 라인의 반사로 인해 신호 전면이 크게 왜곡될 수 있습니다. 장치에 상승 시간이 2ns인 칩이 포함되어 있다고 가정해 보겠습니다(예: FastTTL 시리즈 설명서에 따름). 고주파수에서 PCB 재료(FR4)의 유전 상수는 4.0에 가깝습니다. 이는 광속의 약 50%, 즉 1.5.108m/s의 전면 속도를 제공합니다. 이는 6.7 ps/mm의 전면 전파 시간에 해당합니다. 이 속도에서는 전면이 2ns에 약 300mm를 이동합니다. 이것으로부터 우리는 그러한 신호의 경우 도체 길이가 이 거리의 절반, 즉 150mm를 초과하는 경우에만 "전송 라인"을 사용해야 한다는 결론을 내릴 수 있습니다.

불행히도 이것은 잘못된 대답입니다. "반 상승 시간" 규칙은 너무 단순하며 단점을 고려하지 않으면 문제가 발생할 수 있습니다.

단순화된 접근 방식의 문제점
마이크로 회로 문서에 제공된 상승 시간에 대한 데이터는 최대값을 반영하며 실제 전환 시간은 종종 훨씬 더 짧습니다(예: "최대값"보다 3~4배 짧을 수 있으며 거의 ​​불가능함). 칩 배치마다 다르지 않음을 보장합니다. 더욱이 (라인에 연결된 IC 입력으로부터의) 부하의 불가피한 용량성 구성요소는 베어 회로 기판에서 달성할 수 있는 설계 속도에 비해 신호 전파 속도를 감소시킵니다. 따라서 적절한 전송 신호 무결성을 달성하려면 이전에 설명한 규칙에서 제안한 것보다 훨씬 짧은 도체를 사용하여 전송 라인을 사용해야 합니다. 문서에 따르면 상승 시간이 2ns인 신호의 경우 길이가 30mm(때로는 그 이하)를 초과하는 도체에 전송선을 사용하는 것이 좋습니다. 이는 특히 동기화 또는 게이팅 기능을 전달하는 신호에 적용됩니다. "오탐", "재계산", "잘못된 데이터 기록" 등과 관련된 문제가 특징인 것은 바로 이러한 신호입니다.

전송선을 설계하는 방법은 무엇입니까?
어떤 유형의 전송선이 있을 수 있는지, 인쇄 회로 기판에서 이를 설계하는 방법, 해당 매개변수를 확인하는 방법에 대한 많은 출판물이 있습니다. 특히 IEC 1188-1-2: 1988 표준은 이와 관련하여 자세한 지침을 제공합니다. 전송선 설계와 PCB 구조를 선택할 수 있는 소프트웨어 제품도 많이 있습니다. 대부분의 최신 PCB 설계 시스템에는 설계자가 지정된 매개변수로 전송선을 설계할 수 있는 프로그램이 내장되어 있습니다. 예를 들어 AppCAD, CITS25, TXLine과 같은 프로그램 이름을 지정할 수 있습니다. Polar Instruments의 소프트웨어 제품은 가장 완벽한 기능을 제공합니다.

전송선의 예
예를 들어, 가장 간단한 유형의 전송선을 고려하십시오.

최선의 방법으로 전송선을 설계하는 방법은 무엇입니까?
최고 속도(또는 가장 중요한) 신호는 접지면(GND)에 인접한 레이어에 있어야 하며, 바람직하게는 디커플링 전원 플레인과 쌍을 이루는 레이어에 있어야 합니다. 계획이 적절하게 분리되고 잡음이 많지 않은 경우 덜 중요한 신호를 전원 계획에 적용할 수 있습니다. 이러한 각 전원 계획은 이 신호가 수신되거나 수신되는 마이크로 회로와 연결되어야 합니다. 최고의 잡음 내성과 EMC는 두 개의 GND 계획 사이에 그려진 스트립 라인을 통해 제공되며, 각 GND 계획은 디커플링을 위한 자체 전원 계획과 쌍을 이룹니다.
전송선은 그려지는 참조 계획에 구멍, 끊김 또는 분할이 있어서는 안 됩니다. 이는 Z 0 에 상당한 변화를 가져올 수 있기 때문입니다. 더욱이, 스트립 라인은 평면의 불연속성이나 지지 평면의 가장자리로부터 최대한 멀리 떨어져 있어야 하며, 이 거리는 도체 폭의 10배 이상이어야 합니다. 누화를 제거하려면 인접한 전송 라인을 최소 3개의 컨덕터 너비만큼 분리해야 합니다. 매우 중요하거나 "공격적인" 신호(예: 라디오 안테나와의 통신)는 마치 다른 도체로부터 신호를 차단하고 인쇄 회로 기판에 동축 구조를 만드는 것처럼 간격이 촘촘한 두 줄의 비아가 있는 대칭 라인을 사용하여 EMC의 이점을 누릴 수 있습니다. . 그러나 이러한 구조의 경우 Z 0은 다른 공식을 사용하여 계산됩니다.

프로젝트 비용을 어떻게 줄일 수 있나요?
위에 설명된 전송선 유형은 거의 항상 다층 기판을 사용해야 하므로 저가 범주의 대량 제품 생성에는 적용할 수 없습니다(대량의 경우 4층 인쇄 회로 기판은 20-20개에 불과하지만) 양면보다 30% 더 비쌉니다.) 그러나 저비용 프로젝트의 경우 밸런스(균일) 또는 동일 평면과 같은 라인 유형도 사용되며 단일 레이어 보드에 구성할 수 있습니다. 단일 레이어 유형의 전송 라인은 마이크로스트립 및 스트립라인 라인보다 보드에서 몇 배 더 많은 영역을 차지한다는 점을 명심해야 합니다. 또한 인쇄회로기판 비용을 절약하는 동시에 추가 장치 차폐 및 노이즈 필터링에 더 많은 비용을 지불해야 합니다. 일반적인 경험 법칙에 따르면 패키징 수준에서 EMC 문제를 해결하는 데 드는 비용은 PCB 수준에서 동일한 문제를 해결하는 것보다 10~100배 더 비쌉니다.
따라서 PCB 레이어 수를 줄여 설계 예산을 줄일 때 필요한 수준의 신호 무결성 및 EMC를 보장하기 위해 샘플 보드를 여러 번 반복 주문하는 데 추가 시간과 비용을 소비할 준비를 하십시오.

레이어 변경으로 인한 부정적인 영향을 줄이는 방법은 무엇입니까?
표준 배선 규칙에 따르면 각 칩 근처에는 적어도 하나의 디커플링 커패시터가 있으므로 칩 근처의 레이어를 변경할 수 있습니다. 그러나 "스트립" 레이어에 위치하지 않은 세그먼트의 전체 길이를 고려해야 합니다. 대략적인 규칙은 이러한 세그먼트의 총 전기 길이가 상승 시간의 1/8을 초과해서는 안 된다는 것입니다. 이러한 세그먼트 중 하나에서 Z 0의 너무 큰 변화가 발생할 수 있는 경우(예: ZIF 소켓 또는 미세 회로용 다른 유형의 소켓을 사용하는 경우) 이 길이를 상승 시간의 1/10로 최소화하도록 노력하는 것이 좋습니다. 이 규칙을 사용하여 표준화되지 않은 세그먼트의 최대 허용 총 길이를 결정하고 이러한 제한 내에서 가능한 한 최소화하려고 노력하십시오.
이를 기반으로 문서에 따르면 상승 시간이 2ns인 신호의 경우 미세 회로 중심이나 일치하는 저항기 중심에서 10mm 이상 떨어지지 않게 레이어를 변경해야 합니다. 이 규칙은 실제 전환 시간이 문서에 따른 최대값보다 훨씬 짧을 수 있다는 사실을 고려하여 4배 여유를 고려하여 개발되었습니다. 레이어가 변경되는 위치에서 거의 동일한 거리(더 이상은 아님)에 해당 접지 및 전원 계획을 연결하는 디커플링 커패시터가 하나 이상 있어야 합니다. 대형 칩을 사용하는 경우 이러한 작은 거리는 달성하기 어렵기 때문에 최신 고속 회로의 레이아웃에는 절충이 필요합니다. 그러나 이 규칙은 고속 회로에서는 작은 크기의 미세 회로가 바람직하다는 사실을 정당화하고 보드의 도체에서 칩까지의 신호 경로를 최소화하는 BGA 및 플립 칩 기술의 급속한 발전 사실을 설명합니다. 마이크로 회로의.

프로토타입 시뮬레이션 및 테스트
IC 옵션이 너무 많고 애플리케이션도 더 많기 때문에 일부 엔지니어는 이러한 경험 법칙이 정확하지 않고 일부 엔지니어는 과장되었다고 생각할 수 있지만 이것이 "경험 법칙"의 역할입니다. 대략적인 근사치일 뿐입니다. 직관적인 디자인이 올바르게 작동할 수 있도록 합니다.
요즘 컴퓨터 모델링 도구는 점점 더 접근하기 쉽고 발전하고 있습니다. 이를 통해 실제 레이어 구조 및 신호 라우팅에 따라 신호 무결성 매개변수인 EMC를 계산할 수 있습니다. 물론 이를 사용하면 대략적인 근사치보다 더 정확한 결과를 얻을 수 있으므로 가능한 한 컴퓨터 시뮬레이션을 사용하는 것이 좋습니다. 그러나 마이크로 회로의 실제 스위칭 시간은 문서에 표시된 것보다 훨씬 짧을 수 있으며 이로 인해 잘못된 결과가 발생할 수 있으므로 출력 및 입력 단계의 모델이 현실과 일치하는지 확인하십시오.
다음 단계는 고주파 오실로스코프를 사용하여 인쇄 회로 기판의 첫 번째 "프로토타입" 샘플에서 중요한 신호의 통과를 확인하는 것입니다. 파형이 회로 기판의 전체 길이를 따라 이동하면서 왜곡되지 않는지 확인해야 하며, 위의 규칙을 따르는 것만으로는 꽤 좋을 수도 있지만 처음에는 우수한 결과를 얻을 수 없을 것입니다. RF 전자기장 분석기 또는 방출 스펙트럼 분석기를 사용하는 것은 "프로토타입" PCB 수준에서 신호 무결성 및 EMC 문제를 검사하는 또 다른 방법이 될 수 있습니다. 그러한 분석 방법은 이 기사의 주제가 아닙니다.
복잡한 회로 시뮬레이션을 사용하더라도 첫 번째 PCB 프로토타입에 대한 신호 무결성 및 EMC 테스트를 무시하지 마십시오.

PCB 제조 단계에서 웨이브 임피던스 제공
인쇄 회로 기판 제조용으로 고안된 일반적인 FR4 재료의 유전 상수(E r) 값은 1 GHz에서 약 3.8...4.2입니다. 실제 Er 값은 ±25% 내에서 달라질 수 있습니다. 공급업체가 평가하고 보장하는 Er 값을 가지며 기존 재료보다 훨씬 비싸지 않은 FR4 재료가 있지만 PCB 제조업체는 PCB 주문에 특별히 지정하지 않는 한 "정격" FR4 등급을 사용할 필요가 없습니다.
PCB 제조업체는 표준 유전체 두께(“프리프레그” 및 “라미네이트”)를 사용하며 각 층의 두께는 보드를 생산하기 전에 두께 공차(약 ±10%)를 고려하여 결정해야 합니다. 특정 유전체 두께에 대해 주어진 Z 0을 보장하려면 적절한 도체 폭을 선택할 수 있습니다. 일부 제조업체의 경우 도체의 실제 필요한 너비를 표시해야 하고, 다른 제조업체의 경우 공칭 너비에 비해 25-50미크론에 도달할 수 있는 언더컷 여유를 표시해야 합니다. 가장 좋은 옵션은 지정된 Z 0 을 보장하기 위해 레이어가 설계된 도체 폭을 제조업체에 표시하는 것입니다. 이 경우 제조업체는 생산 기술에 따라 지정된 매개변수를 보장하기 위해 도체 폭과 층 구조를 조정할 수 있습니다. 또한 제조업체는 각 공장 블랭크의 실제 웨이브 임피던스를 측정하고 Z 0이 ±10% 이상의 허용 오차에 속하지 않는 보드를 더 정확하게 거부합니다.
1GHz 이상의 신호의 경우 더 나은 안정성과 기타 유전 특성을 갖춘 고주파수 재료(예: Rogers의 Duroid 등)를 사용해야 할 수도 있습니다.

문학
1. EMC 및 신호 무결성을 위한 설계 기법, Eur Ing Keith Armstrong.
2. IEC 61188-1-2: 1998년 인쇄 보드 및 인쇄 보드 어셈블리 - 설계 및 사용. 파트 1-2: 일반 요구 사항 - 제어 임피던스, www.iec.ch.
3. 복잡성이 높은 다층 인쇄 회로 기판의 설계. 세미나 PCB 기술, 2006.
4. http://library.espec.ws/books/chooseant/CHAPTER6/6-1.htm
5. 하드웨어 설계. 월트 케스터.